MOS器件因具有集成度高，导通电阻低、开关速度快、开关损耗小等特点，被广泛的应用于各类电源管理及开关转换，导通电阻作为MOS器件的关键参数之一，它的进一步降低一直是器件设计工程师们不懈追求的目标。

现有技术中多通过背面减薄的方法降低MOS器件的导通电阻，但是由于半导体制造工艺的局限性，晶圆在减薄工艺中，减的越薄就越容易出现破片风险，造成大量经济损失。在保持不碎片的前提下，如何降低导通电阻，已经成为摆在每个工程师面前的一道难题。例如，在现有工艺中，通过晶圆背面减薄的方法，减少MOS管D端到S端的方块电阻数量，以实现降低MOS管的导通电阻，但是这样的方法需要把晶圆减薄到80-100μm左右，该厚度下晶圆的碎片率很高，成品率低，进而推高了制造成本。